Marché européen des semi-conducteurs : croissance de 18%/an portée par l'EU Chip
Marché européen des semi-conducteurs : croissance de 18%/an portée par l'EU Chips Act (€43 Mds).
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Simulation de métier
Process Integration Engineer, STMicro Crolles · Référence 2026
Une journée dans la FAB-2 qui fabrique les puces stratégiques européennes — 18nm FD-SOI, dérive yield, arbitrage Bosch, documentation 8D.
12 heures
Avancé
i
Semi-conducteurs
Ouverte
Profil Recherché
Bac+5 microélectronique, physique du solide ou génie des procédés
Curiosité pour les nanotechnologies et la fabrication en salle blanche ISO 14644-1 Class 5
Volonté de contribuer à la souveraineté technologique européenne
Pourquoi Cette Expérience Compte
Le métier de Process Integration Engineer est le goulot d'étranglement de toute la stratégie semi-conducteur européenne. France 2030 — lever #1 mobilise €5,7 milliards sur les semi-conducteurs et l'EU Chips Act ajoute €43 milliards à l'échelle européenne, avec un objectif de 20% de la production mondiale d'ici 2030 (vs. ~10% aujourd'hui).
STMicro investit €7,5 Mds à Crolles avec GlobalFoundries pour doubler la capacité 300mm. La France aura besoin de 12 000 ingénieurs semiconducteurs d'ici 2030 — dont 3 000 dans le bassin grenoblois. Salaire bande junior : 42–58 k€. Senior : 55–75 k€. Module Lead : 80 k€+. Cette simulation montre concrètement ce que recouvre ce métier — bien au-delà du discours macro.
Le Contexte
Pendant 90 à 110 minutes, vous occupez le poste de Process Integration Engineer junior sur la FAB-2 de Crolles, le site historique de STMicroelectronics dans l'Isère. Vous travaillez sur le nœud 18nm FD-SOI co-développé avec le CEA-Leti, la technologie qui équipe les microcontrôleurs STM32 et les puces automotive Bosch / Continental.
Vous analysez une dérive de rendement réelle (semaines 38–41), vous concevez un DOE factoriel 3³ sur l'étape gravure HBr, vous arbitrez avec votre manager une commande Bosch sous pression, vous choisissez le wafer à requalifier, vous rédigez la synthèse 8D que l'équipe yield et l'audit qualité attendent, puis vous produisez la note exécutive de fin d'arbitrage.
Votre Parcours en 4 Phases
Un parcours immersif de 12 heures
Diagnostic
Lire le rapport yield, cartographier le flow, identifier les modules critiques.
Expérimentation
Concevoir un DOE 3³ pour caractériser la fenêtre procédé gravure HBr.
Arbitrage
Trancher entre yield, throughput et engagement client Bosch sous pression.
Documentation
Rédiger la 8D et la synthèse exécutive pour le management et l'audit qualité.
Opportunités & mises à jour
De nos partenaires
Compétences Développées
Ce que vous maîtriserez
Lecture de cartes de défauts KLA SpectraFilm/Archer
Conception de DOE factoriel (JMP / Minitab)
Arbitrage yield vs throughput sous pression
Documentation 8D rigoureuse (méthode Ford)
Analyse SPC et excursion management
Prérequis
Ce que vous devez maîtriser
Bac+5 en microélectronique, physique du solide ou génie des procédés
Notions de physique des semiconducteurs (MOS, jonctions, bandes)
Français courant, anglais technique (lecture de specs, recipes)
Market signals
Pourquoi cette mission compte maintenant
Signaux de marché vérifiés — sources publiques
12 000 ingénieurs semi-conducteurs à recruter en France d'ici 2030
12 000 ingénieurs semi-conducteurs à recruter en France d'ici 2030 — dont 3 000 dans le bassin grenoblois.
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Salaire médian Process Integration Engineer junior : 42–58 k€
Salaire médian Process Integration Engineer junior : 42–58 k€ — parmi les plus élevés de l'industrie française.
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STMicro investit €7,5 Mds à Crolles (avec GlobalFoundries) pour doubler la capac
STMicro investit €7,5 Mds à Crolles (avec GlobalFoundries) pour doubler la capacité 300mm d'ici 2028.
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Deep dive into the simulation.
A snapshot of the day-to-day job tasks.
This is AI-generated video based on research content and our current capabilities. It could change anytime soon, and we may also partner with leading companies to film and produce their own job simualtions and real job environments and requirements. Stay tuned. Until then, this is already a realistic job simultion with great added value and tasks built in for your success. That's our reason to exist.
Les missions du programme
Ouvrez une mission pour voir ce que vous allez produire
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Aperçu du programme
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Task 1
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Task 7
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Ligne d’arrivée
Aperçu du programme
Pendant 90 à 110 minutes, vous occupez le poste de Process Integration Engineer junior sur la FAB-2 de Crolles, le site historique de STMicroelectronics dans l'Isère. Vous travaillez sur le nœud 18nm FD-SOI co-développé avec le CEA-Leti — la technologie qui équipe les microcontrôleurs STM32 et les puces automotive Bosch / Continental.
Vous analysez une dérive de rendement réelle (semaines 38–41), vous concevez un DOE factoriel 3³ sur l'étape gravure HBr, vous arbitrez avec votre manager une commande Bosch sous pression, vous choisissez le wafer à requalifier, vous rédigez la synthèse 8D que l'équipe yield et l'audit qualité attendent, puis vous produisez la note exécutive de fin d'arbitrage.
Ce que vous allez vivre
- Diagnostic
- Expérimentation
- Arbitrage
- Documentation
Prérequis
- Bac+5 en microélectronique, physique du solide ou génie des procédés
- Notions de physique des semiconducteurs (MOS, jonctions, bandes)
- Français courant, anglais technique (lecture de specs, recipes)
Ce que disent les pairs
Des praticiens et des professionnels qui soutiennent cette simulation.
4.8 •5 voix d’experts
Story
“Cette simulation reflète exactement mon quotidien : DOE, 8D, coordination inter-modules. J'aurais aimé avoir ça avant mon premier entretien.”
Léa M.
Process Integration Engineer
STMicroelectronics Crolles
Story
“Le niveau de détail process est rare. Les cas d'excursion de yield sont calqués sur des situations réelles que j'ai vécues sur le 22FDX.”
Karim B.
Yield Engineer
GlobalFoundries Dresde
Story
“Parfait pour combler le gap entre la théorie en thèse et la réalité industrielle. Les data tables sont alignées avec les specs IRDS 2025.”
Aïcha R.
Doctorante FD-SOI
CEA-Leti
Story
“Très bien sur l'intégration. J'aurais aimé plus de profondeur sur les overlay budgets et le multi-patterning, mais c'est un excellent point de départ.”
Mathieu D.
Lithography Module Owner
STMicroelectronics
Story
“Les candidats qui complètent cette simulation arrivent en entretien avec un vocabulaire et des réflexes que nous mettions 6 mois à transmettre.”
Sophie L.
Talent Acquisition Lead
STMicroelectronics France
Ce que disent les pairs
Des praticiens et des professionnels qui soutiennent cette simulation.
4.8•5 voix d’experts
Story
“Cette simulation reflète exactement mon quotidien : DOE, 8D, coordination inter-modules. J'aurais aimé avoir ça avant mon premier entretien.”
Léa M.
Process Integration Engineer
STMicroelectronics Crolles
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